华为τ缩放理论、光模块测试设备

好久没写国内的产业分析了，这篇文章聊两个话题。

一、华为τ缩放理论

今天已经很多人都在讲了，按照官方的解释是：“韬定律”提出以“时间缩微”替代“几何缩微”，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。

刚开始看到这句话，我肯定是没看懂，过于抽象。

其实核心思想就是：用时间常数τ（Tau）替代晶体管尺寸，作为衡量半导体进步的主要指标。

以前我们都习惯了用晶体管的尺寸（28nm\7nm\5nm）这种参数来衡量，但现在华为提出了新的衡量标准。

为什么要用时间来衡量？

我们把晶体管做的越来越小，互联带宽越来越大、总线速率越来越高，最终目的都是为了节省信号传输时间。

τ缩放理论并不是某种具体的技术，而是一种方法论，它告诉我们：在任何层次上的技术创新，只要能够减少τ，就是有价值的进步。

再回到一个具体的案例，华为论文中讲了 LogicFolding，跟台积电3D 封装有什么区别？

台积电的 SoIC、Intel 的 Foveros 等先进封装技术，采用的是芯片到芯片（die-to-die）的堆叠：把不同功能的完整芯片垂直堆叠起来，比如把 CPU 芯片和缓存芯片叠在一起。每个 die 在设计和制造时都是独立的完整芯片。

华为的 LogicFolding 走的是完全不同的路径，它是单元到单元（cell-to-cell）的折叠：在设计阶段就把一个芯片的内部电路——具体到门电路、触发器这个层级——分配到垂直堆叠的多层晶圆上。

我看好几个群都在问同一个问题：为什么英伟达没有采用类似方案？

首先，NV 的技术路线并不一定代表是正确的。技术演进的历史反复证明，领先者的选择未必总是最优解，不同的约束条件会催生不同的创新路径。

比如 NV 和华为目前的存储方案，他们最终都是选择了 Nand 的方案（谷歌目前来看是有个 CXL 的 DRAM 内存池方案），但 NV 的 CMX 是通过 DPU 连到 Nand，而华为测试直接把 Nand 接入了自己的 UB Mesh，路径更短、效率更高。

二、光模块测试设备

这个话题最近一直都很火热，2026年 AI 光模块市场规模预计达260亿美元，同比增长57%；中国光模块月度出口量维持在28万至37万只高位，需求旺盛。主要设备类型中，测试设备价值量占比约20-25%，耦合设备约40%，贴片/键合设备约20-30%，高速率升级与 CPO 趋势推动设备价值量持续提升。

核心设备类型与价值量占比如下：

为什么大家都在关注这一块？

每一代高速光模块都需要新一代性能更高的测试仪器。例如，800G 光模块需要50G 带宽的采样示波器，而1.6T 则需要65G 带宽，前代设备无法复用。

光模块速率越高，单支测试时间越长。800G 模块测试约需20-30分钟，而1.6T 模块则需40-60分钟。

共封装光学（CPO）等新技术将光引擎与计算芯片更紧密地集成，其测试方案更为复杂，测试通道数也可能增加，将进一步打开测试设备的市场空间。

简单说一下业内的公司吧，下面的信息都是根据产业信息和研报整理，不作为投资意见。